美国旧金山 — 2025 年 9 月 24 日(太平洋时间,以下称首发时间;相当于台湾时间 2025 年 9 月 25 日) —先进 ASIC 领导厂商创意电子 (GUC) 今日宣布推出新一代 2.5D/3D 先进封装技术 (APT) 平台,旨在加速高效能、高良率 ASIC 的设计周期并降低风险。此平台整合了台积电最新的 3DFabric® 技术与先进制程节点,提供从硅验证 IP 到 2.5D/3D 封装的全方位解决方案,得以实现下一代设计。
这个新平台是基于创意电子于 2022 年推出的第一代 2.5D/3D APT 平台所建构。自那时起,创意电子便与台积电紧密合作,将其在逻辑制程与 3DFabric 技术上的重大创新整合至平台。随着台积电从 FinFET 架构的 N5/N3 节点进化至新一代 Nanosheet 架构的 N2 与 A16,实现了前所未有的整合密度与效能扩展。同时,台积电的 3DFabric 创新技术,包括 CoWoS®、TSMC-SoIC® 及系统级晶圆 (TSMC-SoWTM),使得大型封装基板上多裸晶的 2.5D/3D 先进整合成为可能。
产业标准亦持续演进,最新的 HBM4 内存接口将 I/O 倍增至 2,048 脚位,从而大幅提升带宽。同时,UCIe™ 裸晶对裸晶接口已获得业界广泛采用,数据传输速度从 16Gbps 提升至 24Gbps、32Gbps,甚至更高。
创意电子里程碑与技术亮点
UCIe 裸晶对裸晶 IP:创意电子已于台积电 N3 与 N5 制程中提供 UCIe-A 32G/36G IP,现正开发 64G 版本,预计于 2025 年底投片。此外,UCIe-A IP 也计划于 2026 年导入台积电 2 奈米制程。
与台积电 SoIC-X 整合:创意电子已成功于台积电 N5 制程中完成 UCIe Face-Up IP 投片,利用 TSV 应用于底层裸晶,实现未来节点中的垂直裸晶堆栈。
HBM4 IP:创意电子已于台积电 N3P 制程中完成 HBM4 PHY IP 投片,达成 12Gbps 传输速率。该 IP 支持 CoWoS-L/R 与 SoW 平台,并正移植至台积电 N2P 制程,预计于 2026 年投片。
GLink/UCIe-3D IP:在 GLink-3D 1.0 成功基础上,创意电子现在推出 UCIe/GLink-3D 2.0 IP,可实现 50 Tbps/mm² 的带宽,其架构已透过台积电 N2P 制程验证。某主要客户已针对 N3 over N5 ASIC 完成一个客制化版本的投片。
与台积电深度合作
创意电子长期与台积电密切合作,共同开发经硅验证的 IP 与平台技术。此持续合作确保技术与台积电最新制程及 3DFabric 封装创新保持一致,协助客户降低设计风险并加速产品上市时程。
台积电生态系与联盟管理处处长 Aveek Sarkar 表示:「台积电持续与我们的 Open Innovation Platform® (OIP) 合作伙伴紧密合作,如创意电子,共同为我们的先进制程与 3DFabric 技术开发 IP 解决方案。」「我们与创意电子在推动其 2.5D/3D 平台的最新合作,将有助于客户加速产品开发周期,并藉由我们的先进封装与制程技术实现次世代芯片设计。」
创意电子营销长 Aditya Raina 表示:「我们曾在 HBM3 PHY 与控制器领域取得业界领先地位,如今于 2025 年再次以 HBM4 取得领先。」「我们的 UCIe IP 已展现无人能比的 32Gbps 传输速度,现正迈向 64Gbps 新纪元。我们为主要客户客制的 GLink-3D 2.0 IP,已实现 40 Tbps/mm² 的带宽。这些技术成果,标志着真正 3D ASIC 时代的来临。」
创意电子的新一代 APT 平台结合先进 IP、经台积电认证的设计流程与量产经验,能够快速且低风险地开发新一代 AI、高效能运算 (HPC) 与网络芯片
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