台灣新竹 — 2025年7月15日 — 先進 ASIC 領導廠商創意電子 (GUC) 本日宣佈在台積電 N5 製程上成功流片業界領先的通用小晶片互連高速™ (UCIe™) PHY Face-Up IP，以便與台積電 SoIC®-X 技術整合。。此 IP 目標鎖定 AI、HPC、xPU 和網路連結應用，搭載自適應電壓調節 (AVS) 技術，達到突破性 36Gbps 性能，在必要資料速率下，使功率效益提高 2 倍。此解決方案提供裸晶邊緣每 mm 1.5TB/s 的頻寬密度，在業界遙遙領先。此晶片利用 TSMC 先進 SoIC-X 和 CoWoS® (Chip-on-Wafer-on-Substrate) 封裝技術進行組裝。
今年稍早，GUC 在 TSMC 2025北美技術論壇展示全球首款 N3P UCIe-32G 矽晶。2024 年，GUC 針對 TSMC N5 製程的 UCIe LP(Low Power) 解決方案也完成投片，搭載 AVS 技術，旨在滿足 AI、HPC 和網路連結應用中，多晶片整合逐漸成長的頻寬需求。GUC 善用在 3D 介面 IP 和 SoIC 設計的豐富經驗，開發出 Face-Up 版本的 UCIe LP IP，針對 SoIC-X 配置的底層裸晶實現完善的裸晶互連。放眼未來，GUC 正在積極開發 UCIe 64G IP，計畫在 2025 年末完成投片，因應以次世代小晶片系統日益成長的高頻寬需求。
為了減少 PHY 耗電量，所有 GUC UCIe LP IP 均搭載自適應電壓調節 (AVS) 技術，將供應電壓和驅動強度最佳化，使功率效益提升高達 2 倍。訓練中的演算法會動態選擇最小電壓和驅動強度，以符合眼圖餘裕標準，確保在多變的電壓和溫度條件下，維持可靠的運作。此外，此 IP 整合 proteanTecs 的 I/O 訊號品質監測功能，允許即時監測效能，而且無需再訓練或中斷資料傳輸。
為了方便整合，GUC 利用 UCIe 串流通訊協定，開發了適用於 AXI、CXS 和 CHI 匯流排的橋接器。這些橋接器經過最佳化，具備高流量密度、低延遲和低功率的特色，搭配高效率的端對端流量控制，促進從單晶片 NoC 架構到小晶片系統的無縫轉變。它們支援動態電壓頻率調節 (DVFS)，實現數位供應電壓和匯流排頻率的即時變化，同時確保資料流不會中斷。
「隨著領先業界的 N3P 和 N5 UCIe 解決方案的問世，我們也正式推出全新的 SoIC-X 專用的 UCIe Face-Up IP，功率效益提高兩倍，可支援 36Gbps。」GUC 行銷長 Aditya Raina 表示。「我們打造了通過矽驗證的完整 2.5D/3D 小晶片 IP 組合，涵蓋 TSMC 的 7nm、5nm 和 3nm 製程技術。結合我們在設計、封裝整合、電熱模擬、DFT、生產測試方面的專業能力，我們提供全方面解決方案，為 AI、HPC、xPU 和網路連結客戶加快開發週期和產品 ramp-up 階段。」
GUC 技術長 Igor Elkanovich 補充道「我們的使命在於提供最快、最低功率的 2.5D//3D 小晶片介面 IP，確保從單體式 SoC 順利轉變到模組化小晶片架構。」「整合 2.5D 與 3D 封裝、運用 HBM3/4、UCIe 與 GLink-3D 介面，都是為了高度模組化處理器鋪路，以便超越傳統的光罩尺寸極限。」
GUC UCIe LP Face-up IP 亮點
- 支援 SoIC-X 底層裸晶
- 可達到單通道 36Gbps
- 頻寬密度：每 mm 1.5TB/s
- 搭載自適應電壓調節 (AVS) 技術，PHY 功率效益提高 2 倍
- AXI、CXS 和 CHI 匯流排橋接器
- 具備動態電壓頻率調節 (DVFS)，適用於使用者平行匯流排由 proteanTecs 監測每一通
- 道執行中模式 I/O 訊號品質
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