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晶粒對晶粒 (GLink-2.5D) IP / 晶粒對晶粒 (UCIe-A) IP
創意電子的多晶粒互連 (GLink-2.5D/-3D) 和 UCIe IP,可提供領先全球的解決方案,以因應高效能運算、資料中心、人工智慧和網路等封裝應用中的高頻寬、低功耗、低延遲的多通道互連。
GLink-2.5D IP 可利用並行匯流排上的單端訊號來搭配 DDR 時脈,以進行轉送。如此就能實現每針腳高達 8/16Gbps 的速度,在台積電 RDL 架構的 InFO (整合型扇出) 或 CoWoS (Chip-on-Wafer-on-Substrate) 上的每位元功耗僅 0.25pJ。單一(Slice)具有 32 個全雙工通道,而單一實體層具有 8 個(Slice),最大頻寬可達 2/4Tbps。在最先進的 GLink 版本中,單一(Slice)具有 56 個全雙工通道,而單一實體層則具有 8 個(Slice),最大頻寬可達 7.5Tbps。
創意電子運用累積多年且橫跨多代的深厚 GLink-2.5D 經驗,大舉推動 UCIe IP 發展。創意電子的 UCIe 32G IP 符合 UCIe 標準,可提供領先業界的每通道 32G 晶粒對晶粒互連,藉此實現全雙工的 5+ Tbps/mm 最佳邊界效率。新一代 UCIe LP 40G 甚至可突破 UCIe 的最高速度,以滿足 AI/HPC/xPU/網路應用所需。UCIe LP 40G 小晶片介面提供領先業界的頻寬密度,每毫米晶粒邊緣可達 1,645 GB/s。此 IP 支援高達 40Gbps 的任何速度,並採用自適應電壓調變 (AVS) 技術來降低供電電壓,能在滿足所需速度時達到 2 倍的能源效率提升。為了支援 SoIC-X 面對面堆疊,創意電子也提供 UCIe LP/Up IP,也就是用於 SoIC-X 底部晶粒的面朝上 IP。
UCIe Consortium 正提議擴充 UCIe 規格,以實現更高的資料速率,從而因應生成式 AI 趨勢帶動的頻寬和效能急速成長。創意電子率先開發 UCIe 64G 版本,而解決方案預計將於 2025 年第 4 季推出,提供給創意電子客戶。
