美國舊金山 — 2025 年 9 月 24 日（太平洋時間，以下稱首發時間；相當於台灣時間 2025 年 9 月 25 日） —
先進 ASIC 領導廠商創意電子 (GUC) 今日宣布推出新一代 2.5D/3D 先進封裝技術 (APT) 平台，旨在加速高效能、高良率 ASIC 的設計週期並降低風險。此平台整合了台積電最新的 3DFabric® 技術與先進製程節點，提供從矽驗證 IP 到 2.5D/3D 封裝的全方位解決方案，得以實現下一代設計。
這個新平台是基於創意電子於 2022 年推出的第一代 2.5D/3D APT 平台所建構。自那時起，創意電子便與台積電緊密合作，將其在邏輯製程與 3DFabric 技術上的重大創新整合至平台。隨著台積電從 FinFET 架構的 N5/N3 節點進化至新一代 Nanosheet 架構的 N2 與 A16，實現了前所未有的整合密度與效能擴展。同時，台積電的 3DFabric 創新技術，包括 CoWoS®、TSMC-SoIC® 及系統級晶圓 (TSMC-SoWTM)，使得大型封裝基板上多裸晶的 2.5D/3D 先進整合成為可能。
產業標準亦持續演進，最新的 HBM4 記憶體介面將 I/O 倍增至 2,048 腳位，從而大幅提升頻寬。同時，UCIe™ 裸晶對裸晶介面已獲得業界廣泛採用，資料傳輸速度從 16Gbps 提升至 24Gbps、32Gbps，甚至更高。
創意電子里程碑與技術亮點
UCIe 裸晶對裸晶 IP：創意電子已於台積電 N3 與 N5 製程中提供 UCIe-A 32G/36G IP，現正開發 64G 版本，預計於 2025 年底投片。此外，UCIe-A IP 也計畫於 2026 年導入台積電 2 奈米製程。
與台積電 SoIC-X 整合：創意電子已成功於台積電 N5 製程中完成 UCIe Face-Up IP 投片，利用 TSV 應用於底層裸晶，實現未來節點中的垂直裸晶堆疊。
HBM4 IP：創意電子已於台積電 N3P 製程中完成 HBM4 PHY IP 投片，達成 12Gbps 傳輸速率。該 IP 支援 CoWoS-L/R 與 SoW 平台，並正移植至台積電 N2P 製程，預計於 2026 年投片。
GLink/UCIe-3D IP：在 GLink-3D 1.0 成功基礎上，創意電子現在推出 UCIe/GLink-3D 2.0 IP，可實現 50 Tbps/mm² 的頻寬，其架構已透過台積電 N2P 製程驗證。某主要客戶已針對 N3 over N5 ASIC 完成一個客製化版本的投片。
GLink/UCIe-3D IP：在 GLink-3D 1.0 成功基礎上，創意電子現在推出 UCIe/GLink-3D 2.0 IP，可實現 50 Tbps/mm² 的頻寬，其架構已透過台積電 N2P 製程驗證。某主要客戶已針對 N3 over N5 ASIC 完成一個客製化版本的投片。
與台積電深度合作
創意電子長期與台積電密切合作，共同開發經矽驗證的 IP 與平台技術。此持續合作確保技術與台積電最新製程及 3DFabric 封裝創新保持一致，協助客戶降低設計風險並加速產品上市時程。
台積電生態系與聯盟管理處處長 Aveek Sarkar 表示：「台積電持續與我們的 Open Innovation Platform® (OIP) 合作夥伴緊密合作，如創意電子，共同為我們的先進製程與 3DFabric 技術開發 IP 解決方案。」「我們與創意電子在推動其 2.5D/3D 平台的最新合作，將有助於客戶加速產品開發週期，並藉由我們的先進封裝與製程技術實現次世代晶片設計。」
創意電子行銷長 Aditya Raina 表示：「我們曾在 HBM3 PHY 與控制器領域取得業界領先地位，如今於 2025 年再次以 HBM4 取得領先。」「我們的 UCIe IP 已展現無人能比的 32Gbps 傳輸速度，現正邁向 64Gbps 新紀元。我們為主要客戶客製的 GLink-3D 2.0 IP，已實現 40 Tbps/mm² 的頻寬。這些技術成果，標誌著真正 3D ASIC 時代的來臨。」
創意電子的新一代 APT 平台結合先進 IP、經台積電認證的設計流程與量產經驗，能夠快速且低風險地開發新一代 AI、高效能運算 (HPC) 與網路晶片。
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